1、精通 SYNOPSYS 的 DC 和 PT，有 3 年以上近期开发经验；
2、熟练掌握 VERILOG-HDL 语言；
3、熟悉 SystemVerilog 语言;
4、熟悉 spyglass,nLint 等 EDA 工具,Perl/Shell/Tcl 脚本；
5、熟练掌握 VCS 或 MODELSIM 仿真；
6、熟悉后端 EDA 工具和后端设计流程，可以与后端设计人员无缝沟通对接；
7、具有良好的团队合作意识；
8、能抗压力
Copyright C 2003~2023 All Rights Reserved 版权所有 eetop 京ICP备2021015159号-1
地址：北京市朝阳区将台路5号院1号楼2层2010室 EMAIL：wangtingting@eetop.com.cn
Powered by PHPYun.
