1、开发和维护 SoC/IP 级验证环境，制定验证计划，设计开发验证平台，开发测
试相关 pattern(SV, C, Assembly etc);
2、精通 SystemVerilog 和 VERILOG-HDL；
3、熟练掌握各类验证方法(CRV, direct pattern, CDC, Lint, etc);
4、熟练掌握脚本语言，比如 Python、Perl 或者 Tcl 等;
5、熟悉 ASIC 前端设计的流程，具有 RTL 开发相关经验;
6、有 Design Verification 相关经验，熟悉 UVM，有 3 年以上近期开发经验;
7、有 C/C++相关经验者优先;
8、具有良好的团队合作意识;
9、能抗压力
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