工作内容:
与架构、FPGA和软件团队合作,完成芯片功能验证
开发基于System Verilog/UVM的验证环境,并不断完善
针对设计制定测试计划,测试例代码编写,执行测试,并达到目标覆盖率
协同设计工程师进行测试例的调试
技能要求
3 /5 /10 年ASIC/FPGA验证经验
精通System Verilog,了解UVM验证方法学
具有代码覆盖率、形式验证工具的经验
熟悉和Python、Per等脚本语言
熟悉Ethernet, IP, TCP / UDP协议, 有Switch / Router产品验证经验者优先
熟悉OVS、VIRTIO、SR-IOV、DPDK / SDPK、P4,有智能网卡产品验证经验者优先
熟悉ARM/RISC-V,SoC集成,有SerDes、PCIE、AXI、DDR等IP的验证经验者优先
工作地址
上海、杭州
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