职责描述: 1、负责芯片前端实现流程,包括logic synthesis、Formal、STA、Low Power check等; 2、负责开发timing constraint并check SDC quality; 3、协助后端完成CTS以及Timing closure等后端流程; 任职要求: 1、微电子、电子工程等相关专业本科及硕士以上学历,要求2年以上STA/综合等相关工作经验,熟悉低功耗设计流程; 2、熟练使用DC/PT/Formality/VCLP/Verdi等EDA工具; 3、熟悉Verilog, SystemVerilog芯片设计语言; 4.、熟练使用tcl/perl/shell/Python/Makefile等工具编程,脚本能强者优先。
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